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21 : *
22 : */
23 :
24 : #include "amdgpu_reset.h"
25 : #include "aldebaran.h"
26 : #include "sienna_cichlid.h"
27 :
28 0 : int amdgpu_reset_add_handler(struct amdgpu_reset_control *reset_ctl,
29 : struct amdgpu_reset_handler *handler)
30 : {
31 : /* TODO: Check if handler exists? */
32 0 : list_add_tail(&handler->handler_list, &reset_ctl->reset_handlers);
33 0 : return 0;
34 : }
35 :
36 0 : int amdgpu_reset_init(struct amdgpu_device *adev)
37 : {
38 0 : int ret = 0;
39 :
40 0 : adev->amdgpu_reset_level_mask = 0x1;
41 :
42 0 : switch (adev->ip_versions[MP1_HWIP][0]) {
43 : case IP_VERSION(13, 0, 2):
44 0 : ret = aldebaran_reset_init(adev);
45 0 : break;
46 : case IP_VERSION(11, 0, 7):
47 0 : ret = sienna_cichlid_reset_init(adev);
48 0 : break;
49 : default:
50 : break;
51 : }
52 :
53 0 : return ret;
54 : }
55 :
56 0 : int amdgpu_reset_fini(struct amdgpu_device *adev)
57 : {
58 0 : int ret = 0;
59 :
60 0 : switch (adev->ip_versions[MP1_HWIP][0]) {
61 : case IP_VERSION(13, 0, 2):
62 0 : ret = aldebaran_reset_fini(adev);
63 0 : break;
64 : case IP_VERSION(11, 0, 7):
65 0 : ret = sienna_cichlid_reset_fini(adev);
66 0 : break;
67 : default:
68 : break;
69 : }
70 :
71 0 : return ret;
72 : }
73 :
74 0 : int amdgpu_reset_prepare_hwcontext(struct amdgpu_device *adev,
75 : struct amdgpu_reset_context *reset_context)
76 : {
77 0 : struct amdgpu_reset_handler *reset_handler = NULL;
78 :
79 0 : if (!(adev->amdgpu_reset_level_mask & AMDGPU_RESET_LEVEL_MODE2))
80 : return -ENOSYS;
81 :
82 0 : if (test_bit(AMDGPU_SKIP_MODE2_RESET, &reset_context->flags))
83 : return -ENOSYS;
84 :
85 0 : if (adev->reset_cntl && adev->reset_cntl->get_reset_handler)
86 0 : reset_handler = adev->reset_cntl->get_reset_handler(
87 : adev->reset_cntl, reset_context);
88 0 : if (!reset_handler)
89 : return -ENOSYS;
90 :
91 0 : return reset_handler->prepare_hwcontext(adev->reset_cntl,
92 : reset_context);
93 : }
94 :
95 0 : int amdgpu_reset_perform_reset(struct amdgpu_device *adev,
96 : struct amdgpu_reset_context *reset_context)
97 : {
98 : int ret;
99 0 : struct amdgpu_reset_handler *reset_handler = NULL;
100 :
101 0 : if (!(adev->amdgpu_reset_level_mask & AMDGPU_RESET_LEVEL_MODE2))
102 : return -ENOSYS;
103 :
104 0 : if (test_bit(AMDGPU_SKIP_MODE2_RESET, &reset_context->flags))
105 : return -ENOSYS;
106 :
107 0 : if (adev->reset_cntl)
108 0 : reset_handler = adev->reset_cntl->get_reset_handler(
109 : adev->reset_cntl, reset_context);
110 0 : if (!reset_handler)
111 : return -ENOSYS;
112 :
113 0 : ret = reset_handler->perform_reset(adev->reset_cntl, reset_context);
114 0 : if (ret)
115 : return ret;
116 :
117 0 : return reset_handler->restore_hwcontext(adev->reset_cntl,
118 : reset_context);
119 : }
120 :
121 :
122 0 : void amdgpu_reset_destroy_reset_domain(struct kref *ref)
123 : {
124 0 : struct amdgpu_reset_domain *reset_domain = container_of(ref,
125 : struct amdgpu_reset_domain,
126 : refcount);
127 0 : if (reset_domain->wq)
128 0 : destroy_workqueue(reset_domain->wq);
129 :
130 0 : kvfree(reset_domain);
131 0 : }
132 :
133 0 : struct amdgpu_reset_domain *amdgpu_reset_create_reset_domain(enum amdgpu_reset_domain_type type,
134 : char *wq_name)
135 : {
136 : struct amdgpu_reset_domain *reset_domain;
137 :
138 0 : reset_domain = kvzalloc(sizeof(struct amdgpu_reset_domain), GFP_KERNEL);
139 0 : if (!reset_domain) {
140 0 : DRM_ERROR("Failed to allocate amdgpu_reset_domain!");
141 0 : return NULL;
142 : }
143 :
144 0 : reset_domain->type = type;
145 0 : kref_init(&reset_domain->refcount);
146 :
147 0 : reset_domain->wq = create_singlethread_workqueue(wq_name);
148 0 : if (!reset_domain->wq) {
149 0 : DRM_ERROR("Failed to allocate wq for amdgpu_reset_domain!");
150 0 : amdgpu_reset_put_reset_domain(reset_domain);
151 0 : return NULL;
152 :
153 : }
154 :
155 0 : atomic_set(&reset_domain->in_gpu_reset, 0);
156 0 : atomic_set(&reset_domain->reset_res, 0);
157 0 : init_rwsem(&reset_domain->sem);
158 :
159 0 : return reset_domain;
160 : }
161 :
162 0 : void amdgpu_device_lock_reset_domain(struct amdgpu_reset_domain *reset_domain)
163 : {
164 0 : atomic_set(&reset_domain->in_gpu_reset, 1);
165 0 : down_write(&reset_domain->sem);
166 0 : }
167 :
168 :
169 0 : void amdgpu_device_unlock_reset_domain(struct amdgpu_reset_domain *reset_domain)
170 : {
171 0 : atomic_set(&reset_domain->in_gpu_reset, 0);
172 0 : up_write(&reset_domain->sem);
173 0 : }
174 :
175 :
176 :
|
